MIPS32

Projeto de desenvolvimento de um MIPS32 com arquitetura Multiciclo em SystemVerilog/Verilog.

Name		Name	Last commit message	Last commit date
Projeto ADDAC		Projeto ADDAC
FSM.sv		FSM.sv
LSHIFT2.sv		LSHIFT2.sv
LSHIFT2_26.sv		LSHIFT2_26.sv
README.md		README.md
Relatorio_SarahAndradeToscano.pdf		Relatorio_SarahAndradeToscano.pdf
banco_reg_32.sv		banco_reg_32.sv
control_unit.sv		control_unit.sv
datapath.sv		datapath.sv
decoder.sv		decoder.sv
extensor.sv		extensor.sv
flopenr.sv		flopenr.sv
flopenr2.sv		flopenr2.sv
ir.sv		ir.sv
mdr.sv		mdr.sv
mip32.qpf		mip32.qpf
mip32.qsf		mip32.qsf
mip32.qws		mip32.qws
mips.sv		mips.sv
mips.sv.bak		mips.sv.bak
mips_project.cr.mti		mips_project.cr.mti
mips_project.mpf		mips_project.mpf
mux2.sv		mux2.sv
mux2_32.sv		mux2_32.sv
mux2_5.sv		mux2_5.sv
mux3.sv		mux3.sv
mux32.sv		mux32.sv
mux4.sv		mux4.sv
mux4_32.sv		mux4_32.sv
mux8.sv		mux8.sv
pc.sv		pc.sv
pc32.sv		pc32.sv
reg32.sv		reg32.sv
reg_32.sv		reg_32.sv
regbank.sv		regbank.sv
regbank_32.sv		regbank_32.sv
registradorEnReset.sv		registradorEnReset.sv
ula.sv		ula.sv
ula_32.sv		ula_32.sv

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